Minule jsme došli k tomu, že klasická kmitočtová ústředna na principu PLL má tu bolístku, že ladící krok je roven referenčnímu kmitočtu, takže pokud chctete mít "opravdu dobré" radioamatérské rádio které ladí po 10, 100, 1000, Hz je situace prakticky neřešitelná.
Takže radioamatéři vymysleli fintu - použijí DDS - přímou digitální syntézu. Pro čtenáře, kteří to neznají jenom kratičký úvod co to je. Tedy to je výroba přesných analogových kmitočtů digitálním způsobem
Neboli na obrázku to vidíte - DDS je hardwarový čip - něco jako "vyseknutá sčítačka" z procesoru, který k "fázovému akumulátoru" neustále přičítá "ladici slovo". Fázový akumulátor - je přesně to co název říká - registr, který ukazuje fázi signálu - a protože signály jsou periodické i on občas přeteče - čímž se opět vynuluje. Fázový akumulátor má spoustu bitů - Obvykle třeba 32 a pokud hodiny označené jako system clock jsou třeba 100 MHz pak minimální frekvence, kterou taková DDS zvládne je 100 000 000 / 232 = 0,02328 HZ. Stejná frekvence je tzv "rozlišení DDS" neboli to, čemu jsme u PLL říkali "ladici krok". Při ladícím kroku v setinách Hz je vám jasné, proč konstruktéři radiotechniky mají z DDS orgasmus.
Horních 8-12 bitů fázového akumulátoru se bere do tabulky hodnot Sinus, kde se lineárně narůstajcíí fáze změní v sinusovku a pak se digitální hodnota funkce sinus vede do DA převodníku - takže na výstupu DDS je opravdu analogová sinusovka. Proč nejde do DA převodníku celých 32 bitů ? Dovedete si předsatavit cenu za čip se 4 gigabajty ROM ?
Aby to nebylo tak snadné, tak způsob syntézy v DDS je i zdrojem problémů a to v tom, že sinusovka je poněkud kostrbatá protože jednotlivé hodnoty z DA převodníku nepřicházejí "přesně" ale jenou "statisticky" v době kdy mají. Takže DDS sice produkuje frekvence na tři desetinná místa, ale jenom statisticky a to tím, že občas je perioda o bit delší a občas o bit kratší. To způsobuje obrovský binec v signálu, který se musí filtrovat a i přesto obsahuje spoustu "vyšších harmonických frekvencí".
Proto radioamatéři běžně signál DDS "čistí" tím že ji zapojí do smyčky fázového závěsu, kde sem tam jeden bit navíc nevadí, protože přesně stejně se chovají i děličky PLL s neceločíselným dělícím poměrem.
Takže nastává čas mých "konstrukčních rozvah" - na obrázku nahoře vidíte jenom překreslenou PLL smyčku z "vánočního přijímače", který jsem nidky nepostavil. Když se nad věcí zamyslíme matematicky tak rovnice pro DDS je
Fout = (M*Fclk) / 2N
kde Fout je výstupní frekvence a Fclk je frekvence hodin DDS (tedy de facto frekvence přičítání k fázovému akumulátoru. M je "ladící slovo" tedy hodnota, která se přičítá. Idylka, ladící slovo pěkně lineárně mění frekvenci, jenomže my to nemáme zapojeno takto, že frekvence DDS je konstatní a výstupní frekvence se mění - u nás naopak PLL závěs udržuje konstatní výstupní frekvenci DDS a frekvence hodin se mění Ergo náš zoreček je
Fclk = (M*Fout) / 2N
ERGO výpočet ladícího slova u naší DDS + PLL, kterou radioamatéři označují jako Reverzní je
M= (Flck * 2N) / Fout
A aby to nebylo tak jednoduché tak po započtení všech děliček a násobiček ve smyčce je reálný vzoreček pro "vánoční rádio" takový :
M = 733007751851 / Fout
ERGO krok ladění je nelineární a navíc je třeba 24 bitovou hodnotu ladícího slova počítat pomocí 48 bitového (reálně asi 64 bitového ) dělení - nic co by zvládalo AVR, které do omrzení updatuje fázový akumulátor. Aby to nebylo tak jednoduché, tak tím, že se mění frekvence procesoru, mění se i frekvence sérové linky, se kterou by se s procesorem komunikovalo a navíc pokud se ve smyčce PLL něco pokazí a VCO se nerozkmitá - nebude procesor mít ani hodinový signál aby zablikal červenou LEDkou.
Takže jsem přemýšlel dále a napadlo mě - pokud DDS zvládá frekvence s přesností 0,02 Hz (statisticky) - proč neudělat smyčku PLL jako v dolní části obrázku ? Ve smyčce PLL není žádný nastavovací prvek a funguje jenom jako "násobič frekvence" 256 *. Naopak procesor si jede ze stabilních krystalových hodin, na stálém kmitočtu - tak jak to hoši v Norském Atmelu zamýšleli.
Spočtěme si jenom velikost ladícího kroku.
Fstep = (Fclk * DIV1) / (224 * DIV2)
Vzoreček je klasický vzoreček pro frekvenci DDS akorát DIV 1 je dělička ve smyčce PLL tedy 256 a DIV2 je kolik taktů potřebuje update fázového akumulátoru (de facto dělička frekvence procesoru). Takže počítáme :
Fstep = (6553600 HZ * 256) / (224 * 10) = 1677721600 / 167772160 = 10Hz
Jediná otázka je jaký je referenční kmitočet pro fázový komparátor ? Pro mé virtuální rádio potřebujeme kmitočet 20-50 MHZ a ten dělime 256 - referenční kmitočet se tedy mění mezi 78- 196 KHz. Ladící krok 10 HZ při referenčním kmitočtu PLL kolem 100 kHz - není ten svět krásný ?
Abych se nemusel patlat s příliš vysokými frekvencemi - jestli mě paní Kubáčová, nebo náš pes nepřivede do hrobu - už pomalu dávám dohromady "pokusné rádio" tohoto typu na dlouhé vlny - to můžu klidně postavit na kontaktním poli a mixér můžu řídit rovnou signálem z AVR - takže vyčkejte a uvidíte ( ten debakl ).
Tím jsem vyslepičil naprosto všechno a zbývá už jenom rada paní Kubáčové novomanželkám. Manžel i pes jsou konec konců oba jenom savci - samci - pokud jsou potichu a někde zalezlí -znamená to že dělají něco nedovoleného.
Dalio | 19. března 2015 v 9:45 |
Tipl bych si, že pan Kubáč je Vodnář (a nebo má aspoň ascendent v tomto znamení).